Digital ASIC/FPGA Designer

4/2022 – 3/2023

Definition und Dokumentation von spezifischen Interfaces
Anbindung eines Profibus-IP an ABB spezifische Interfaces
Konvertierung von Altera/ Intel basierenden Interface-IPs auf AMD/ Xilinx Basis
Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

Mentor Graphics, Hardwarebeschreibungssprache, Vivado (Xilinx)

3/2021 – 12/2021

Definition und Dokumentation neuer Funktionalität, Erstellen des Designs und der zugehöriger Testcases in VHDL
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke

Mentor Graphics, Quartus (Altera), Hardwarebeschreibungssprache

1/2021 – 4/2022

Verifikation bestehender RTL-Blöcke, Definition und Erstellen der zugehörigen Testcases
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke

Verilog, Hardwarebeschreibungssprache

8/2019 – 12/2020

Definition, Dokumentation neuer Funktionalität
Erstellen von selbstcheckenden Testbenches für Modul-Verifikation
Verifkation inkl. Coverage-Analyse mit ModelSIm

Altera (allg.), Embedded Entwicklung / hardwarenahe Entwicklung, FPGA, Forschung & Entwicklung, Hardware-Design, Mentor Graphics, Quartus (Altera), Hardwarebeschreibungssprache

8/2018 – 6/2019

Einbau der Scan-Strukturen
Generierung der Testpattern (ATPG)
Timing-Simulation mit P&R-Netzliste

Verilog

1/2018 – 8/2018

Definition und Dokumentation von Testcases nach EN 61508 und DO254
Erstellen der Testcases in VHDL unter Nutzung von OSVVM
Durchführung der RTL- und Post-Layout-Simulation

Mentor Graphics, Hardwarebeschreibungssprache

1/2017 – 5/2018

Definition und Dokumentation von Fault-Insertion-Tests nach EN 61508 (SIL 3/4)
Implementierung der Tests in das bestehende RTL-Designs
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
Unterstützung bei Synthese und Post-Layout-Simulation

Mentor Graphics, Quartus (Altera), Hardwarebeschreibungssprache

5/2016 – 12/2016

Analyse und Pflege verschiedener RTL-Designs
Fehlerbehebung und Einbau neuer Funktionalität
Umbau von im NIOS realisierter C-Funktionalität in VHDL

Mentor Graphics, Quartus (Altera), Hardwarebeschreibungssprache

4/2016 – 5/2019

Erstellen eines Verifikationsplanes anhand einer gegebenen Requirement-Specifikation Erstellen der Testumgebung und der im Verifikationsplan definierten Testcases
Durchführung der RTL- und Gatelevel-Verifikation

FPGA, Mentor Graphics, Hardwarebeschreibungssprache

10/2015 – 3/2016

Definition und Dokumentation von Testcases nach EN 61508 (SIL 3/4)
Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

FPGA, Mentor Graphics, Hardwarebeschreibungssprache

10/2011 – 6/2016

Definition, Design und Dokumentation von RTL-Blöcken
Definition und Dokumentation von Testcases
Design und Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

FPGA, Mentor Graphics, Quartus (Altera), Hardwarebeschreibungssprache

11/2010 – 5/2011

Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils
Unterstützung bei der Inbetriebnahme des FPGA-Testsystems

Verilog, Lithografie

8/2010 – 10/2011

partielles Re-design
Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils

Verilog, Lithografie

6/2010 – 7/2011

Verifikation bzw. Unterstützung bei der Verifikation
Erstellung von Testcases

Verilog, Lithografie

5/2010 – 10/2010

Erstellung bzw. Überarbeitung Stromlaufplan
Erstellen des FPGA Teildesign Ethernet-Core inkl. Link-Aggregation mit RGMII-Interface sowie Validierung des Teildesigns
Anbindung des Ethernet-Cores an ein SGMII-Interface
Verifikation auf Systemebene im Gesamtprojekt
Unterstützung bei der Inbetriebnahme des Gesamtsystems

Hardware-Design, Mentor Graphics, Verilog, Hardwarebeschreibungssprache, Lithografie

1/2010 – 5/2010

Überarbeitung vorhandener Module und Erstellung neuer Module
Überarbeitung der Signalpfad-Konzeption
Modul- und Systemverifikation inkl. Testbencherstellung
Unterstützung bei Inbetriebnahme und Systemvalidierung

FPGA, Mentor Graphics, Verilog, Hardwarebeschreibungssprache, Lithografie