FPGA/ASIC-Design und Verifikation

Promoviert am KIT in Karlsruhe
Langjährige Erfahrungen im FPGA/ASIC-Design im interdisziplinären Umfeld
Praktische Kenntnisse und Erfahrungen in der Softwareentwicklung
Erfahrungen mit Team-Lead und Sub-Projektleitung

• Digital Design
• FPGA/ASIC-Design
• Ingenieur Forschung & Entwicklung
• Interfaces (PCIe, CLHS, Ethernet, DDR und weitere)
• Verifikation (simulativ/formal)
• VHDL/Verilog

Seit 2022: Als Consultant mit direktem Umgang mit Kunden tätig. Dabei weitere Erfahrungen in Bereichen der Bildverarbeitung, Networking, eingebettete Systeme gesammelt.
2010-2022: Langjährige Beschäftigung bei ADVA Optical Networking. Zunächst als Senior Engineer und ab 2012 als Manager des FPGA Teams.
2001-2010: Tätigkeit am KIT als wissenschaftlicher Mitarbeiter mit abschließender Promotion zum Dr.-ing.
1995-2001: Studium der Elektrotechnik an der TU Darmstadt, Schwerpunkte Datentechnik und Festkörperelektronik

- FPGA/ASIC-Design (VHDL, Verilog, Altera, Xilinx, Lattice, Microsemi, Synopsys, Cadence)
- Verifikation simulativ wie auch formal (Mentor, Synopsys, Cadence)
- Softwareentwicklung in C/C++, Java, Python, Assembler