Consulting Ingenieur fur digital designs / digital entwicklungen / digital versuchingenieur
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- 30.08.2024
Kurzvorstellung
Nach Fast 30 jahre bei Airbus (Matra Espace, Astrium, EADS, Airbus) bin ich freelance geworden. Grosse Erfahrung fur digital Entwicklung Projekte , equipement Entwicklung und Qualification, besonders fur V&V
Qualifikationen
Projekt‐ & Berufserfahrung
Unterstützung Ingenieur (AXI4 DDR perfo eval, post Synthesis Netlist Versuch,usw..) in einer ASIC entwicklung projekt
Kundenname anonymisiert, Chatillon (92)
12/2021
–
offen
(3 Jahre)
Tätigkeitszeitraum
12/2021 – offen
Tätigkeitsbeschreibung
Algemein Unterstützung für ASIC entwicklung :
- Verantwortung für Versuche der post synthesis Netlists (ie post synthesis simulations)
- AXI4 DDR4 Memory controller performance evaluation mit Trafic scenarios
FPGA
Technical Authority für Digital Designs
AIRBUS Defence and Space, Toulouse
8/2018
–
8/2021
(3 Jahre, 1 Monat)
Tätigkeitszeitraum
8/2018 – 8/2021
Tätigkeitsbeschreibung
Als Digital Design Technical Authority, Verantwortung für all technische Themas der Entwicklungen (reliability, correctness, environmental qualification)
Leitung von Technische Reviews (PDR,CDR,QRR,Shipment Review, usw)
Digitale Elektronik, FPGA
Zertifikate
Diplome Ingénieur Sup'Aéro 1991
1991
Ausbildung
Sup'Aéro (Ecole Nationale Supérieure de l'Aéronautique et de l'Espace)
Ingenieur
1991
Toulouse (Frankreich)
Toulouse (Frankreich)
Über mich
In einige wörter, ich würde sagen : "Vorschlag Stärke für Design" "reduce time to fix ", "Technische verständnis (mindestens wenn notwendig)" , "vorwärts schauen", "immer lernen", "immer lehren"
Grosse Erfahrung , in Technische Sache aber auch in allgemein Projekt Entwicklung
Grosse Erfahrung , in Technische Sache aber auch in allgemein Projekt Entwicklung
Weitere Kenntnisse
Tools : Modelsim, Riviera Pro, XILINX ISE/VIVADO, LTSpice, Matlab/Simulink
Languages : VHDL/Verilog, C,C++,JAVA , minimum knowledge TCL,PYTHON,bash scripting
FPGA/Asic development experience
Equipment development follow up, including environmental qualification
Languages : VHDL/Verilog, C,C++,JAVA , minimum knowledge TCL,PYTHON,bash scripting
FPGA/Asic development experience
Equipment development follow up, including environmental qualification
Persönliche Daten
Sprache
- Französisch (Muttersprache)
- Englisch (Fließend)
- Deutsch (Gut)
Reisebereitschaft
auf Anfrage
Arbeitserlaubnis
- Europäische Union
Home-Office
bevorzugt
Profilaufrufe
664
Alter
58
Berufserfahrung
31 Jahre und 7 Monate
(seit 04/1993)
Kontaktdaten
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